|
Цоколевка микросхемы: выв. 1 - общий и минусовой вывод питания; выв. 2 - логический выход частотнофазового детектора для тракта образцового сигнала; выв. 3 - выход частотно-фазового детектора (общая точка стоков транзисторов VT2, VT3), способный принимать одно из трех состояний; выв. 4 - выход контрольного сигнала фазовой синхронизации в петле ФАПЧ; выв. 5 - ВЧ вход усилителя- формирователя тракта ГУН; выв. 6 - открытый сток выходного n-канального транзистора VT1 программируемого делителя частоты тракта ГУН; выв. 7 - вход разрешения перезаписывания информации в приемный регистр-защелку (Т); выв. 8 - тактовый вход импульсов записи информации в приемный регистр (С); выв. 9 - плюсовой вывод питания; выв. 10 - вход информации о коэффициентах деления (D); выв. 11 - вывод для подключения кварцевого резонатора; выход сигнала образцовой частоты; выв. 12 - вход усилителя-формирователя тракта образцовой частоты; вывод для подключения кварцевого резонатора; выв. 13 - открытый сток выходного n-канального транзистора VT4 программируемого делителя частоты тракта образцовой частоты; выв. 14 - вход активного ФНЧ - затвор n-канального транзистора VT5; выв. 15 - открытый сток nканального транзистора ФНЧ; выв. 16 - логический выход частотно-фазового детектора для тракта ГУН.
Напряжение стока n-канального транзистора активного ФНЧ не должно выходить за зону, ограниченную с одной стороны напряжением питания микросхемы, а с другой - напряжением питания ФНЧ. Необходимо следить за тем, чтобы входное напряжение по выводам 7, 8, 10 и 14 не превышало напряжения питания микросхемы, а уровень ВЧ сигналов на входах обоих усилителей-формирователей (выводы 5 и 12) не выходил за границы от 0,05 В до трети напряжения питания. Программируют оба делителя частоты с помощью последовательного тридцатидвухразрядного двоичного управляющего слова, формат которого представлен в табл. 3. Первым в приемный регистр вводят старший разряд коэффициента деления программируемого делителя тракта образцовой частоты и вслед за ним остальные его 12 битов. Далее следуют восемнадцать битов, начиная со старшего разряда, относящиеся к коэффициенту деления программируемого делителя тракта ГУН. И наконец, последним вводят разряд, в котором содержится информация о выборе того или иного предделителя тракта ГУН - бит 32 (ВП - выбор предделителя; при высоком уровне в этом разряде в работу вступает предделитель на 7 или 8, а при низком - предделитель на 31 или 32). Скорость введения информации в приемный регистр - не более 5 Мбод. Упрощенные осциллограммы управляющих сигналов на входах D, C и Т показаны на рис. 7 (NГУН - коэффициент деления программируемого делителя тракта ГУН; Nобр - коэффициент деления программируемого делителя тракта образцового сигнала). Логические уровни управляющих сигналов по выводам 7; 8 и 10: низкий - менее 0,3 Uпит, высокий - более 0,7 Uпит. При выборе предделителя на 7 или 8 разряды 27 и 28 управляющего слова в программировании коэффициента NГУН не участвуют, но длина слова остается той же. Как видно из рис. 7, информацию приемный регистр фиксирует по минусовым перепадам тактовых импульсов. Длительность импульсов разрешения перезаписывания (на выводе 7) - не менее 50 нс. Длительность фронта и спада управляющих сигналов (на выводах 7, 8 и 10) - не более 20 нс. Основная типовая схема включения микросхемы представлена на рис. 8. Здесь активный ФНЧ собран на базе встроенного n-канального полевого транзистора. ФНЧ питается от отдельного источника напряжением 10...12 В. По требованиям к монтажу, рекомендациям по построению и настройке синтезатора микросхемы КФ1015ПЛ4А-КФ1015ПЛ4В не отличаются от опубликованных ранее приборов этой серии. При работе синтезатора в средней части рабочего частотного интервала для уменьшения потребляемого тока и одновременного увеличения чувствительности микросхемы по ВЧ входу (вывод 5) можно уменьшить напряжение питания. Это иллюстрируют два практических примера работы микросхемы КФ1015ПЛ4В в экономичном режиме при условиях: fобр = 10 МГц; Nобр = 400; NГУ |
